2나노 경쟁 구도 속 핵심 변수 부상
삼성의 선제 투자 vs. SK의 신중한 접근
대만 압도적 확장, 한국엔 잠재 리스크

반도체 성능 경쟁의 기준이 달라지는 추세다. 칩을 얼마나 더 작게 만들 수 있느냐에 집중하던 이전 단계를 지나, 완성된 칩을 어떻게 연결하고 적층해 하나의 시스템으로 구현하느냐가 핵심 경쟁력으로 떠올랐다. 첨단 패키징이 이러한 흐름의 중심에 서게 되면서 삼성전자를 비롯한 주요 파운드리(반도체 위탁생산) 업체들의 2나노 경쟁 역시 이 지점에서 갈릴 전망이다. 삼성전자와 SK하이닉스의 전략적 방향 차이, 대만의 대규모 패키징 기지 확장까지 맞물리며 판도는 예측할 수 없는 국면에 접어든 분위기다. 

발열·전력·성능 통합 설계 경쟁 

18일(이하 현지시각) 대만 IT 전문 매체 디지타임스에 따르면, 반도체 첨단 후공정인 어드밴스드 패키징(advanced packaging) 시장은 오는 2033년 805억 달러(약 116조원) 규모로 성장할 전망이다. 이는 반도체 전체 시장 성장률을 훌쩍 웃도는 성장 속도로, 매체는 “2나노(nm) 공정이 현실화하면서 혁신의 축 또한 트랜지스터 미세화에서 칩렛(chiplet) 조립과 어드밴스드 패키징으로 이동했다”고 전했다. 그러면서 “시스템 수준의 통합 설계와 패키징 역량이 삼성전자와 TSMC, 인텔 등 주요 파운드리 업체의 경쟁력을 가를 것”이라고 내다봤다.

그간 반도체 산업의 경쟁 축은 동일 면적 안에 더 많은 트랜지스터를 집어넣는 방식, 즉 선폭을 줄여 집적도를 높이는 전략에 맞춰져 있었다. 그러나 2nm 이동 구간에서는 성능 개선 폭이 제한적인 반면, 설계·검증·양산에 투입되는 비용은 1억 달러(약 1,450억원)를 웃도는 상황에 이르렀다. 미세화에 따른 성능 상승 대비 비용 증가 속도가 더 가파른 구간에 진입했다는 의미다. 그럼에도 2nm 양산 경쟁은 점점 뜨거워지는 분위기다. 삼성전자는 연내 월 2만 장 규모의 2nm 웨이퍼 생산 체제를 갖춘다는 계획이며, TSMC 역시 지난해 4분기 2nm 공정 양산에 착수한 상태다. 

2nm 구간에서는 기존 핀펫(FinFET) 대신 게이트 전방위 구조(GAA·Gate-All-Around)가 적용된다. 게이트와 채널 접합 면을 3개에서 4개로 확장함으로써 전류 제어 성능을 높이고, 저전력을 구현하는 방식이다. 삼성전자는 지난 2022년 3nm 공정에서 업계 최초로 GAA를 상용화했고, 이를 고도화한 2nm GAA 공정을 예고했다. TSMC는 이번 2nm 공정에서 처음으로 GAA에 도전했는데, 최근 기존 고객사들을 대상으로 한 시제품 개발을 완료한 것으로 파악됐다. 

인텔은 후면전력공급장치(BSPDN)를 18A 공정에 적용해 리본펫과의 결합 효과를 극대화하겠다는 전략이다. 이러한 공정 전환은 전력 효율 개선을 겨냥한 조치에 가깝지만, 집적도가 높아질수록 전력 밀도 역시 함께 상승한다는 한계를 안고 있다. 특히 인공지능(AI) 및 데이터센터용 칩은 24시간 가동되는 특성상 발열 관리와 전력 동적 모니터링을 설계 초기 단계부터 병행해야 한다는 과제를 수반한다. 이 지점에서 부상한 해법이 바로 어드밴스드 패키징이다. 

패키징은 전공정에서 완성된 웨이퍼를 개별 칩으로 절단하고, 이를 보호·접합·연결해 시스템과 전기적으로 통합하는 후공정에 해당한다. 먼저 래미네이션(Lamination)으로 보호 필름을 부착하고, 백 그라인드로 웨이퍼 두께를 줄인 뒤 웨이퍼 소우(Wafer Saw)로 절단한다. 이후 기판에 접착하고, 와이어 본딩 또는 플립칩 본딩으로 전기적 연결을 형성한다. 최종적으로는 몰드 공정을 통해 에폭시 수지로 외부 충격과 습기로부터 보호하고, 마킹과 솔더볼 마운트를 거쳐 시스템 보드와 연결 가능한 형태로 완성한다. 

AI 가속기 시장에서 활용되는 2.5D·3D 적층과 칩렛 구조는 이러한 변화의 상징이다. 칩렛은 하나의 대형 단일 칩 대신 기능별 소형 칩을 한 패키지 안에 조립하는 방식으로, 다양한 공정 칩을 동시에 담는 게 가장 큰 특징이다. 최고 성능이 필요한 연산 영역에만 최신 공정을 적용하고, 나머지는 성숙 공정으로 구성해 비용과 수율 위험을 관리하는 식이다. 현재 AI 반도체 칩 시장 점유율 80% 이상을 차지하는 엔비디아 칩은 2.5D 패키징 기술 CoWoS(Chip-on-Wafer-on-Substrate)를 활용한다. 

삼성전자·SK하이닉스, 차세대 기술 전략에 차이

2020년대 이후 삼성전자는 경쟁사 SK하이닉스에 시장 점유율을 일정 부분 내주며 위기론에 휩싸였다. 그러나 이 시기 반도체 산업은 평면 구조 중심의 미세화 경쟁에서 벗어나 칩을 수직으로 쌓고 패키지 단위에서 성능을 완성하는 방향으로 이동했다. 이에 삼성전자는 시스템 반도체와 메모리, 패키징 전 영역에 3차원 기술을 도입하는 전략을 짰다. 기존 공정 기반의 단층 평면 구조는 전류 흐름과 회로 설계에 유리했지만, 단일 평면에 집적 가능한 트랜지스터 수가 제한적인 만큼 수평 확장만으로는 성능 개선 폭을 유지하기 어렵다는 판단에서다.

삼성전자는 3nm 이하 공정에 도입한 GAA에 3D 적층 개념을 결합한 ‘3DSFET’ 개발에 나섰다. 기존 GAA가 단일 트랜지스터 구조라면, 3DSFET은 이를 수직으로 쌓아 면적 효율과 전력 성능을 동시에 극대화하는 개념이다. 문제는 이를 구현하려면 수직 방향 패턴을 정밀하게 형성해야 한다는 점이다. 층간 간섭을 최소화하고 전력 경로를 분리하기 위해서는 고종횡비 구조를 안정적으로 확보해야 하는데, 이 과정에서 극저온 식각 기술이 부상했다. 실리콘 표면에 고체 보호막을 형성해 식각 방향을 제어하고, 수직 패턴 형성과 측벽 손상을 동시에 관리하는 기술이다. 

삼성전자는 극저온 식각 도입을 위해 ‘램리서치’와 ‘도쿄일렉트론(TEL)’ 장비를 동시에 테스트한 것으로 알려졌다. 사안에 정통한 업계 관계자는 “삼성전자가 V10을 시작으로 극저온 식각을 차세대 V낸드 표준 공정으로 편입하는 데 무게를 두고 있다”고 전했다. 극저온 식각이 메모리는 물론 로직 반도체에서도 활용도가 커진 만큼 백사이드 전력 연결을 위한 정밀 비아(Via) 식각이나 메탈 간 연결 패턴 제어에도 적용할 수 있을 것이란 설명이다. 

이처럼 적극적인 삼성전자의 행보와 대조적으로 SK하이닉스는 패키징 확대에 신중한 입장을 보였다. 이강욱 SK하이닉스 패키지개발담당 부사장은 지난 11일 ‘세미콘코리아 2026’ AI 서밋에서 패키징 사업 진출 가능성에 대해 “여러 가지 고민을 하고 있다”고 언급했다. 다만 그러면서도 “현재 건설 중인 미국 인디애나 패키징팹 건설은 차질 없이 이어갈 예정이며, 3세대 고대역폭메모리(HBM)2E 독자 패키징 기술 ‘MR-MUF’을 통해 시장을 확보한 상태”라고 부연했다. 이는 곧 SK하이닉스가 HBM을 중심으로 한 메모리 기반 패키징 심화에 무게를 두는 방향성으로 읽힌다. 

대만 파운드리–패키징 통합 생태계 강화

TSMC의 공격적인 확장 행보도 주목할 만한 지점이다. TSMC는 대만 서남부 자이현 타이바오시 89.58ha 부지에 세계 최대 규모의 최첨단 패키징 기지를 건설한다는 구상이다. 3D SoIC(System On integrated Chip) 기반의 해당 공장에는 이종 패키징과 AI, 6세대 통신, 정보보안, 양자 기술이 적용될 예정이다. SoIC는 여러 칩을 수직으로 적층해 성능과 전력 효율을 동시에 끌어올리는 TSMC의 3D 이종소자 집적화 기술이다. 공사 기간은 올해 상반기 착공해 이르면 2031년 완공될 전망이다. 

TSMC는 이미 인근 과학단지에서 2개의 패키징 공장을 건설 중인데, 이번 확장이 계획대로 추진되면 3∼5공장(P3∼P5)까지 추가하는 구조를 갖추게 된다. TSMC는 이를 통해 66억6,000만 달러(약 9조7,000억원)의 생산 유발 효과와 3,500명의 고용 창출이 이뤄질 것으로 기대하고 있다. 나아가 고성능컴퓨팅(HPC)과 AI 칩 전략의 핵심 거점으로 대만 남부 산업 클러스터 형성에 기여할 것이란 계산이다. 이는 일각에서 제시된 ‘실리콘 실드’ 약화 우려를 정면으로 반박하는 국내 투자 강화 신호로 풀이된다. 

보스턴컨설팅그룹(BCG)은 지난해 보고서에서 “한국이 패키징 혁명에서 우위에 설 가능성은 지금으로선 매우 희박한 실정”이라고 진단하며 “세계 톱10 패키징 기업 가운데 대만은 5곳을 차지한 반면, 한국은 0곳에 그쳤다”고 짚었다. 한국 HBM이 기술 선도 입지를 다졌지만, 이를 AI 반도체에 부착하는 첨단 패키징은 대부분 대만에서 이뤄진다는 지적이다. 실제 한국 정부 자료에서도 삼성전자와 SK하이닉스는 첨단 패키징 핵심 소재·장비의 95% 이상을 해외에 의존하는 것으로 드러났다. 

업계는 이러한 격차가 생태계 구조 차이에서 비롯된 결과라고 입을 모았다. 김남석 LB세미콘 대표는 “패키징은 고객사 확보에 앞서 개발을 서두를 수밖에 없는데, 중견기업이 홀로 위험을 감수하기에는 벅차다”고 토로했다. 도서 ‘반도체 산업의 숨은 거인들’을 집필한 최봉석 작가 역시 “대만은 세계 1위 패키징 업체 ASE는 물론 작은 회사도 고객사가 수십 곳에 달하지만, 국내 패키징 업체는 고객사 1곳에 매출의 70~90%까지 의존하는 실정”이라고 말했다. 이는 곧 수평 협업 기반 생태계를 강화한 대만과 달리 한국이 메모리 중심 수직계열화에 머물러 있다는 평가로 이어진다.

글로벌 공급망 재편은 변수로 거론된다. 미국은 첨단 패키징 기술을 자국으로 끌어들이는 정책을 추진 중으로, 이에 따라 SK하이닉스는 퍼듀대학과 R&D 협력에 38억7,000만 달러(약 5조2,000억원)를 투자할 계획을 밝혔다. 동시에 범용 패키징은 동남아시아로 이동하는 흐름이 가속하는 형국이다. 인텔은 70억 달러(9조5,600억원)를 투입해 말레이시아 페낭에서 패키징 시설을 운영한다는 구상이며, 말레이시아 정부 역시 53억 달러(약 7조410억원) 투자 계획을 알리면서 “반도체 엔지니어 6만 명 양성”을 선언했다. 이처럼 대규모 거점은 대만, 첨단은 미국, 전통 물량은 동남아로 분산되는 구조 속에서 한국 패키징 산업은 전략적 선택의 기로에 놓여 있다는 게 업계 전반의 시각이다.