中 창신메모리 ‘HBM 수율’ 25%에 불과, 단기 추격 막아선 TSV·본딩 공정의 벽
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美 수출 통제로 中 AI 산업의 HBM 국산화 절실 CXMT, HBM용 대형 다이·TSV 공정서 불량 누적 12단 적층·HBM3E 진입 앞두고 기술 부담 가중
중국 최대 D램 업체 창신메모리(CXMT)가 4세대 고대역폭메모리(HBM3) 시험 생산에 착수했지만, 초기 수율이 좀처럼 오르지 않고 있다. 일반 D램 생산 기반은 상당 수준에 이르렀지만, HBM용 대형 다이 선별과 실리콘관통전극(Through Silicon Via, TSV) 가공, 적층·본딩 과정에서 불량이 겹친 결과다. HBM3E(5세대)급 양산에는 발열·전력 제어와 통합 설계, 고객사 검증을 거쳐 축적한 공정 데이터까지 요구되는 만큼, 투자 규모만으로 기술 난관을 해소하기는 어려울 것으로 분석된다.
HBM용 대형 다이서 불량률 급증
14일 반도체 업계에 따르면 CXMT의 HBM3 8단 적층(8-Hi) 제품 수율(양품 비율)은 전(前)공정에서 30% 수준에 머물고 있는 것으로 파악됐다. 반도체 업계 대량 양산의 기준선으로 통하는 이른바 '골든 수율' 80%의 3분의 1 수준인 25%에서 정체된 것으로 알려졌다. 여기서 살아남은 제품도 후(後)공정을 거치면서 약 70%만 최종 양품으로 인정받는다. HBM3 제품 100개를 생산하면 최종 테스트까지 통과하는 제품은 20개 남짓으로, 80개 가까이가 불량으로 탈락하는 셈이다. CXMT는 이렇게 만든 소량의 HBM 샘플을 알리바바의 자회사 T-헤드나 캠브리콘 등 중국 기업에 공급하며 수율 개선 작업을 이어가고 있는 것으로 전해졌다.
CXMT의 발목을 잡은 건 D램 미세공정이 아닌 HBM 제조 기술이다. CXMT 사정에 정통한 반도체 장비업계 고위 관계자는 "CXMT가 HBM에 쓰는 'G4'(17나노급) 공정으로 만든 일반 D램 자체에는 큰 문제가 없다"며 "다만 HBM용으로 쓰이는 D램 다이는 일반 제품보다 면적이 크고 전기적 사양이 까다로워, 같은 공정이라도 합격 기준을 통과하기가 훨씬 어렵다"고 설명했다. 일반 D램을 생산하는 CXMT의 기초 기술력 자체는 상당한 수준에 도달했지만, 이를 고성능 HBM으로 구현하는 과정에서 병목이 발생하고 있다는 의미다.
미세구멍 TSV·적층 결함 속출
업계는 이 병목의 핵심으로 TSV 공정을 지목한다. TSV는 HBM처럼 D램을 여러 층으로 쌓을 때 각 층을 수직으로 연결해 전기 신호가 오가도록 하는 미세 구리 배선을 말한다. D램 웨이퍼를 머리카락 굵기의 몇 분의 1에 불과한 수십 마이크로미터 두께로 얇게 깎은 뒤, 실리콘판에 수천 개의 미세한 구멍을 뚫고 구리를 빈틈없이 채워 넣는 고난도 공정이다. 구멍 하나만 비뚤어지거나 구리가 제대로 채워지지 않아도 해당 층 전체가 불량 처리될 수 있어, 반도체 공정 중에서도 정밀도 요구가 가장 높은 축에 속한다.
바로 이 공정에서 CXMT와 선두업체 간 기술 격차가 가장 크게 벌어진다. 반도체 분석업체 노마드세미(Nomad Semi)에 따르면 삼성전자 HBM2(2세대) 기준 다이 한 장당 TSV가 5,000개 이상, SK하이닉스 HBM3는 8,000개 이상 뚫려 있는 반면, CXMT는 3,000개 안팎에 그치는 것으로 파악됐다. TSV 개수가 적다는 건 그만큼 대역폭(단위 시간당 데이터 처리 속도)에서 손해를 보는 대신 공정 난도를 낮췄다는 뜻인데, 그럼에도 CXMT의 수율은 여전히 삼성전자와 SK하이닉스를 크게 밑돈다. SK하이닉스조차 2024년 당시 TSV 단독 공정 수율이 40~60%에 그친다고 공개적으로 밝힌 적이 있을 만큼 TSV는 업계 1위 기업도 만만치 않은 공정이다.
여기에 다이를 실제로 쌓아 붙이는 후공정(적층·본딩) 단계에서도 추가적인 수율 손실이 발생한다. 8개 다이 중 단 하나라도 정렬이 어긋나거나, 접합 부위에 미세한 기포가 생기거나, 열로 눌러 붙이는 과정에서 층이 휘는 현상(warpage)이 발생하면 그 스택 전체가 통째로 불량 처리되는 구조다. 적층 수가 늘어날수록 불량이 날 수 있는 지점도 함께 늘어나기 때문에 난도가 기하급수적으로 올라간다. CXMT가 8단 적층 단계부터 낮은 수율에 발목을 잡힌 만큼, 향후 12단 이상 고단 적층 제품으로 전환하는 과정에서는 기술적 부담이 한층 커질 것이라는 전망도 나온다.
표1. HBM 수율을 좌우하는 핵심 공정 및 CXMT의 기술 한계
| 구분 | 핵심 내용 | 기술·수율 현황 | 주요 한계 |
|---|---|---|---|
| TSV 공정 | 얇게 가공한 D램 웨이퍼에 수천 개의 미세 구멍을 뚫고 구리를 채워 각 층을 수직 연결 | 구멍의 정렬이나 구리 충전에 작은 결함만 발생해도 해당 다이 전체가 불량 처리 | HBM 공정 가운데 정밀도 요구가 가장 높은 단계 |
| TSV 기술 격차 | 다이당 TSV 개수는 삼성전자 HBM2 5,000개 이상, SK하이닉스 HBM3 8,000개 이상, CXMT 약 3,000개 | CXMT는 TSV 개수를 줄여 공정 난도를 낮췄지만 수율은 선두업체를 크게 하회 | TSV 감소에 따른 대역폭 저하와 낮은 수율이 동시에 발생 |
| 적층·본딩 공정 | 다이 정렬 불량, 접합부 기포, 열압착 과정의 휨 현상 가운데 하나만 발생해도 스택 전체가 불량 처리 | 적층 수가 늘수록 결함 발생 지점이 증가해 공정 난도가 급격히 상승 | 8단에서 수율 병목을 겪는 CXMT는 12단 이상 전환 시 기술 부담 확대 |
수율 부진에도 대규모 투자 지속
그러나 낮은 수율에도 중국이 HBM 개발을 접을 가능성은 희박하다. HBM 국산화가 미국의 수출 통제에 갇힌 중국 인공지능(AI) 산업의 생존과 직결돼 있어서다. 미국의 대중 첨단 AI 반도체 수출 통제가 이어지는 상황에서 국산 HBM은 자국 AI 칩 생태계를 떠받칠 핵심 기반으로 꼽힌다. 로이터통신에 따르면 CXMT는 현재 허페이와 베이징에서 월 30만 장 규모의 D램 생산능력을 갖췄으며, 상하이·허페이 신공장과 베이징 제2공장 건설도 추진 중이다. 계획대로 투자가 진행되면 월 생산능력은 60만 장 이상으로 불어날 수 있다. 기술 격차가 상당해도 대규모 자금과 생산시설을 동원해 시행착오를 거듭할 여력은 충분하다는 평가가 우세하다.
게다가 중국의 추격은 삼성전자와 SK하이닉스의 가격 결정력에도 부담을 주기 시작했다. 애플과 CXMT의 공급 협상이 대표적이다. 애플은 아이폰과 맥북 탑재를 염두에 두고 CXMT의 저전력 D램인 LPDDR5X를 시험하는 한편, 공급 협상 과정에서 가격 인하까지 요구했다. CXMT가 삼성전자·SK하이닉스와 비슷하거나 더 높은 가격을 고수하면서 협상은 결렬됐지만, 애플은 제품 검증을 계속하는 것으로 전해진다. 당장은 한국 업체가 반사이익을 얻었으나 CXMT가 공급 후보군에 들어온 순간 애플은 기존 공급사를 압박할 카드를 하나 더 쥐었다. 중국산 D램의 출하량이 늘수록 삼성전자와 SK하이닉스의 가격 방어선도 흔들릴 수 있다는 게 업계의 시각이다.
CXMT의 HBM3E 과제, 수율·성능 동시 재현
다만 CXMT의 공급 확대가 실제 HBM 가격 변수로 굳어지려면 HBM3 샘플을 HBM3E 이상의 안정적인 양산으로 끌어올려야 한다. HBM3E는 데이터 전송 속도가 빨라진 만큼 전력 소모와 발열, 신호 간섭에 적용되는 허용 기준도 한층 까다로운 제품이다. 일부 시제품에서 목표 성능을 확보하는 일과 계약 물량 전반의 품질을 일정하게 유지하는 일은 서로 다른 과제다. 생산량이 늘어난 뒤에도 초기 수율과 성능을 그대로 재현해야 고객사의 양산 승인도 가능하다.
수율 개선의 첫 단추는 적층 전 단계의 선별 검사다. 전문가들은 CXMT가 우선 적층에 투입할 양품 다이(Known Good Die, KGD)를 정확히 골라내는 기술부터 고도화해야 한다고 입을 모은다. 웨이퍼 검사에서 정상 판정을 받은 다이도 고온·고전압 환경이나 장시간 연산 과정에서 잠복 불량이 나타날 가능성이 크기 때문이다. 불량 위치와 원인을 다이 단위로 추적하지 못하면 이미 적층한 스택을 통째로 폐기하는 손실도 불가피하다. 검사 결과를 전공정 조건에 곧바로 반영하는 데이터 체계 역시 안정적인 양산을 위한 필수 요건이다.
발열·전력 관리도 난관
HBM3E부터는 발열과 전력 효율도 수율 못지않은 변수로 작용한다. 데이터 전송 속도가 빨라질수록 TSV와 입출력 회로에 흐르는 전류가 늘고, 작은 접촉저항 차이도 스택 전체에서는 상당한 열로 번진다. 특정 층에 열이 집중되면 신호 오류가 늘어날 뿐만 아니라 D램의 작동 속도와 수명까지 떨어질 수 있다. 이를 막기 위해서는 저전압 D램 설계부터 TSV 배치, 베이스다이의 전력전달망(Power Distribution Network, PDN), 패키지 방열 설계까지 일괄적으로 조율하는 작업이 필수적이다. D램 공정과 후공정의 개별 개선만으로는 한계가 뚜렷해, 두 영역을 아우르는 통합 설계 역량이 필요하다.
CXMT 앞에 놓인 다음 시험대는 알리바바 T-헤드와 캠브리콘에 공급한 샘플의 실제 AI 가속기 검증이다. HBM은 메모리 단품 시험을 통과한 뒤에도 GPU용 시스템인패키지(SiP) 상태에서 신호 무결성과 열 특성을 다시 확인받아야 해, 고객사별 사양에 맞춘 설계 보완과 추가 검증을 거쳐야 양산 승인도 가능하다. 고온·고부하 환경에서 확인된 신호 오류와 전력 변동, 열화 현상을 설계와 생산라인에 신속히 반영하는 품질 개선 체계도 수율 안정화를 좌우할 변수다. 생산시설과 연구인력은 자금 투입으로 늘릴 수 있어도 공정값을 다듬고 수율을 안정시킬 데이터는 반복 생산과 고객 검증을 거쳐야 축적 가능하다. 같은 규격의 제품을 대량 생산해도 전기적 특성과 수율이 흔들리지 않도록 공정을 고정하는 작업이 장기 공급계약의 선결 조건이다.
